说明
由于 Quartus® II 软件 12.1 版及更高版本出现问题，在外部 PLL 模式下使用 ALTLVDS_RX mega 功能时，Stratix® V 设备可能会看到此错误。
错误：SERDES 接收器节点“lvds_rx：lvds_rx_inst0|altlvds_rx：ALTLVDS_RX_component|lvds_rx_lvds_rx：auto_generated|rx_0”未在“CLOCK0”端口上正确连接。它必须连接到下面列出的有效端口之一。信息：可以连接到 stratixv_pll_lvds_output WYSIWYGInfo 的 LVDSCLK 端口：可以连接到 GENERIC_PLL WYSIWYG 的 OUTCLK 端口
解决方法
为解决此问题，需要将 LVDS 缓冲区插入rx_inclock和rx_enable端口上的外部 pll 和 ALTLVDS 实例。
请查看下面的文章，了解如何在外部 PLL 和 ALTLVDS IP 之间添加一个中间 LVDS 缓冲区。
从 英特尔® Quartus® Prime Pro Edition 软件版本 12.1 开始解决这个问题。