说明
使用 IO 存储体数量相对较少的FPGA设备编译 DDR3、DDR2、LPDDR2、QDRII 或 RLDRAM II 控制器时，可能会遇到不适用以及可能出现以下 Quartus® II 错误。
Error （175020）：对区域实施分段式 PLL 的非法限制
如果FPGA特定侧的所有 IO 组都完全被内存接口使用，而 PLL 输入参考时钟和其他杂项内存接口引脚不符合与内存接口 IO 相同的 IO 标准，便会出现此问题。
解决方法
设置 PLL 输入参考时钟和其他杂项内存接口引脚，以具有与内存接口 IO 相同的 IO 标准。