关键问题
说明
编译包含 LVDS SERDES 宏功能的设计时 并且针对 Stratix V 器件，Quartus II 软件显示 与以下类似的警告消息：
Critical Warning: DIVCLK port on the PLL is not properly
connected on instance altera_tse_pcs_pma:altera_tse_pcs_pma_inst|altera_tse_pma_lvds_rx:the_altera_tse_pma_lvds_rx|altlvds_rx:ALTLVDS_RX_component|lvds_rx_ofs3:auto_generated|pll_sclk~PLL_OUTPUT_COUNTER.
The output clock port on the PLL must be connected.
此问题影响所有包含 LVDS 的 Stratix V 设计 SERDES 超级功能。
解决方法
无解决方法。此问题将在将来的版本中修复 三速以太网 MegaCore 功能之一。