文章 ID: 000085752 内容类型: 故障排除 上次审核日期: 2015 年 08 月 25 日

为什么在用于 英特尔® Arria® 10 FPGA 外部内存接口的时序分析器中执行 DDR 时，所有角落的时序空间值都相同？

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

I/O 计时（包括地址/命令、DQS gating、读取捕获、写入和写入调序）通过过程、电压和温度 （PVT） 进行完全校准。因此，所有模型的利润空间都是一样的。时序分析器中的 Report DDR 报告这些可校准接口在所有角落上最坏情况下的值。

解决方法

不适用

相关产品

本文适用于 3 产品

英特尔® Arria® 10 GT FPGA
英特尔® Arria® 10 GX FPGA
英特尔® Arria® 10 SX SoC FPGA

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