文章 ID: 000085533 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

仅将 Arria V A1/A3/C3 设备的右 I/O 组中的 LVDS I/O 标准支持引脚指定为 PLL 时钟输入引脚

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    如果您使用的是 Quartus® II 软件版本 13.0 DP2 或 13.0 SP1 旨在创建针对 Arria V A1、A3 或 C3 设备的设计, 并且您在正确的 I/O 中使用支持 LVDS I/O 标准的引脚 组用于非锁相环 (PLL) 时钟输入的目的 引脚,产生的FPGA硬件可能无法正常运行。

    解决方法

    您必须将启用 LVDS I/O 标准的引脚分配到 右 I/O 组仅作为 PLL 时钟输入引脚。Quartus® II 软件 版本 13.0 DP2 或 13.0 SP1 不发布错误消息 为这些支持 LVDS I/O 标准的引脚分配不正确。

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    本文适用于 1 产品

    Arria® V FPGA 和 SoC FPGA

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