关键问题
说明
如果您使用的是 Quartus® II 软件版本 13.0 DP2 或 13.0 SP1 旨在创建针对 Arria V A1、A3 或 C3 设备的设计， 并且您在正确的 I/O 中使用支持 LVDS I/O 标准的引脚 组用于非锁相环 （PLL） 时钟输入的目的 引脚，产生的FPGA硬件可能无法正常运行。
解决方法
您必须将启用 LVDS I/O 标准的引脚分配到 右 I/O 组仅作为 PLL 时钟输入引脚。Quartus® II 软件 版本 13.0 DP2 或 13.0 SP1 不发布错误消息 为这些支持 LVDS I/O 标准的引脚分配不正确。