文章 ID: 000085463 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 28 日

警告:为 PLL 输出时钟指定的时钟周期 <pll clock="" output=""> 必须大于或等于 <clock period=""> 输出 I/O <pll clock="" output="">.</pll></clock></pll>

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

如果您的设计采用的是经典时序分析器不支持的高级时钟方案,则您可能会收到此警告消息。例如,如果您使用三速以太网大功能实施设计并在编译过程中使用 Classic 时序分析器,则可能会出现警告消息。

为了避免此警告消息,请在时序分析过程中使用 TimeQuest 时序分析器。 Classic 时序分析器最后一次支持 Quartus® II 软件版本 10.0。

相关产品

本文适用于 1 产品

Cyclone® III FPGA

1

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。