错误：Output 端口 OUTCLK 的stratixv_phy_clkbuf凌动"层次结构|{instance_name}_p0_memphy_top：memphy_top_inst|uphy_clkbuf_memphy"有一个或多个非法的扇出。

在 Quartus® II 软件版本 11.0 或更早的 Quartus® II 软件版本 11.0SP1 中编译针对 Stratix® V 设备的基于 SDRAM UniPHY 的控制器时，您可能会出现此错误，以及以下错误。

错误：stratixv_clkena凌动"层次结构|{instance_name}_p0_memphy_top：memphy_top_inst|pll_write_clk~CLKENA0"是非法目的地

由于在 pll_write_clk 信号的 QSF 文件中执行了以下全局信号分配，因此会发生此错误

set_instance_assignment名称GLOBAL_SIGNAL"GLOBAL CLOCK"到"层级结构|{instance_name}|pll_write_clk"

此分配由 11.0SP1 之前的 IP 版本完成，在转到 Quartus II 版本 11.0SP1 时提供给 QSF，该版本将时钟置于 PHY 时钟树上，而不是之前版本中使用的全局时钟树。

要修复此问题，请在 QSF 文件中查看为pll_write_clk信号所作的任何全球信号分配，或在重新生成内核后，在 Quartus® II 软件版本 11.0SP1 中运行 {instance_name}_pin_assignments.tcl 文件。