文章 ID: 000085405 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

启用半速率桥接设计的时序违规

环境

  • 英特尔® Quartus® II 订阅版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    TimeQuest 时序分析期间发生时序违规 使用高性能控制器 II 架构的设计 打开 启用半速率桥 接选项。

    此问题影响所有使用高性能的设计 支持 半速率桥 接选项的 II 控制器架构 打开。

    在 TimeQuest 的编译过程中发生时序违规 时序分析器。

    解决方法

    打开 altera_avalon_half_rate_bridge_constraints.sdc 文件 在项目目录中，编辑 slow_clock 变量 并添加 derive_pll_clocks 。

    • 全速率设计
    derive_pll_clocks set slow_clk "*|altpll_component|auto_generated|pll1|clk[1]"
    • 半速率设计
    derive_pll_clocks

    设置slow_clk"*|altpll_component|auto_generated|pll1|clk[0]"

    此问题将在 DDR 的将来版本中修复，并且 带有 ALTMEMPHY IP 的 DDR2 SDRAM 控制器

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