说明
在 Quartus® II 软件版本 15.0 中，JESD204B IP 内核可能无法满足 Arria® V GT 和 ST 设备中数据速率超过 7.50Gbps（IP 内核链路时钟速率超过 187.5MHz）的设置时间。
解决方法
要收敛时序，使用以下设置：
- 优化模式：性能（高工作量 - 增加运行时间）
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高级设置 （Fitter）
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Fitter 努力：标准拟合
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在路由期间执行时钟拓扑分析：打开
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执行物理合成组合逻辑以实现性能：开启
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执行寄存器复制性能：开启
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执行寄存器重新定时性能：开启
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布局工作倍增器：4.0
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路由器时序优化级别：最大
如果仍存在时序故障，请采取以下操作：
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在用户 Synopsys Design Constraint（.sdc）文件中，链路时钟（IP 内核时钟域）受 10-15% 的约束，并以 TimeQuest 的目标频率达到时序收敛。例如，如果内核 PLL 生成了 187.5MHz 链路时钟，则使用create_clock命令将 187.5MHz 内核 PLL 参考时钟（时钟名称device_clk）限制为 260MHz （12%）：
设置current_exe == $：TimeQuestInfo（名ofexecutable）
如果 { = "quartus_fit"} {
create_clock - name device_clk -period 3.85 [get_ports device_clk]
} 其他 {
create_clock - name device_clk -period 5.33 [get_ports device_clk]
}
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使用 Design Space Explorer II 执行 fitter 种子清扫，以确定最优 Fitter 初始布局种子编号。