说明
全球时钟网络最高频率规格为 717 MHz，适用于速度等级最快的 Stratix® V 设备。因此，使用自定义 PHY 和全局时钟网络的定制外部内存接口的最大可实现频率为 717MHz。
解决方法
要创建一个频率高于 717 MHz 的接口，使用基于 UniPHY 的内存控制器。他们利用 PHY 时钟 （PHYCLK） 网络，该网络可运行高达 800 MHz。
有关 PHYCLK 网络的更多信息，请参阅Stratix V 设备手册卷 2中Stratix V 设备中的外部内存接口章节。