说明
如果移除输入时钟，PLL 会偏移到压控振荡器的低频率限值 （200 MHz）。VCO 将继续以一些非特定的楼层频率运行。然后，PLL 输出时钟与 VCO 楼面频率除以 K 或 V 相等，K 或 V 是两个 PLL 时钟输出的输出分压器。
clock0 和 clock1.VCO 的楼层频率限制可以根据过程、电压和温度在 200 MHz 以下扩展。因此，VCO 的平面频率限制可能因浮点而异。虽然Altera指定最低 VCO 频率，但如果输入时钟已被移除，则无法保证时钟的输出频率。
禁用输入时钟时，PLL 将丢失锁， LOCK 引脚将进入低水平。重新应用输入时钟后，PLL 会重新锁定到时钟信号上，必须允许锁定时间，以确保 PLL 已重新获得锁。
在 Altera® Quartus® II 软件中进行模拟时，由于模拟器无法模拟频率偏差，因此 PLL 时钟输出将较低。此时 LOCK 针脚也会很低。再次重新应用输入时钟后，PLL 时钟输出将在模拟中开始切换。