说明
基于 AFI 的 DDR 和 DDR2 SDRAM 高性能控制器 I （HPC I） 出现问题，导致 DQS 和 DQSn 信号在写入突发后生成额外脉冲，如 下图 1 所示。
此问题影响使用半速率 DDR 和 DDR2 SDRAM HPC I 针对® IV、Stratix III 和Arria® II GX 设备Stratix 的设计。全速率模式下基于 AFI 的 DDR 和 DDR2 SDRAM HPC 不受影响。
如果您使用的是 DM 引脚，此问题不会导致系统出现任何功能问题。由于在写入突发后生成额外的脉冲，额外的脉冲不会导致将不正确的数据写入 SDRAM，因为控制器在写入突发后表明 DM 引脚高。
DDR 和 DDR2 SDRAM HPC II 不受此问题的影响。