说明
要在 Arria® 10 中实施高速源同步接口，使用 PHYLite IP。
面向并行接口 IP 内核的 Altera® PHYLite 主要用于构建自定义内存接口。
例如 DDR2、LPDDR2、LPDDR、TCAM、Flash、ONFI 和移动 DDR。IP 核的每个实例可以支持最多 18 个单个数据/频谱捕获组的接口。每个组可以包含多达 48 个数据 I/O 和条格捕获逻辑。PHYLite 支持高达 1GHz 的最大接口时钟频率。
Altera建议在 800 MHz 或更高时使用动态重新配置。PHYLite 支持大多数通用 I/O 标准，如 SSTL-15、SSTL-15 级 I/II、1.5-V HSTL I/II、1.2 V POD、1.2 V、1.5 V、1.8 V。
有关 PHYLite 的更多信息：
/content/dam/support/us/en/programmable/kdb/pdfs/literature/ug/ug-altera-phylite.pdf
PHYLite 项目设计示例：
/content/dam/support/us/en/programmable/kdb/pdfs/literature/an/an747.pdf
Altera强烈建议使用Altera PHYLite 用于并行接口 IP 核，实现高于 200MHz 的接口频率，以实施源同步 I/O。