由于 Quartus® II 软件版本 11.1 SP2 及更早版本出现问题 derive_pll_clocks
,TimeQuest 时序分析器中的命令可能会为某些 PLL 配置生成频率不正确的时钟。此问题会影响针对 Arria® V、Cyclone® V 和 Stratix® V 设备的设计。
如果该 derive_pll_clocks
选项使用命令 -create_base_clocks
,则输入时钟频率可能为正确频率的一半。如果输入时钟已由用户定义,则 PLL 输出时钟可能是正确频率的两倍。
此问题仅影响时序分析。在设备上实施的 PLL 具有正确的乘法或分部因素。
如果您的 PLL 实施有描述的问题,请手动约束 PLL 时钟。将 derive_pll_clocks
命令替换为create_clock和 create_generated_clock
命令。
这个问题从 Quartus® II 软件版本 12.0 开始就得到了修复。