文章 ID: 000085161 内容类型: 故障排除上次审核日期: 2021 年 08 月 28 日

Stratix V ES 设备中任何具有由时钟网络馈送的参考时钟的上下中央 PLL 不应以高于 400 MHz 的速度馈送时钟

环境

Quartus 版本

英特尔® Quartus® II 订阅版

已找到版本: 11.0

FPGA 知识产权

PLL

已找到版本: 11.0

BUILT IN - ARTICLE INTRO SECOND COMPONENT

关键问题

说明

Stratix V ES 设备中的任何顶部或底部中央 PLL 具有不应馈送时钟网络的参考时钟快于 400 MHz 的时钟。

解决方法

如果可能，直接从引脚输入参考时钟或手动将 PLL 放置在左侧或右侧。