启用时钟共享时未连接的半速率时钟

如果您生成了一个 具有高性能的内存控制器 控制器 II 和 多控制器时钟共享 选项 在 SOPC Builder 中启用，半速率时钟未连接。

此问题影响所有使用高性能的设计 具有 多控制器时钟的控制器 II 架构 在 SOPC Builder 中启用的共享选项。

用于共享 PLL 控制器的内部半速率桥接 不起作用。

要连接半速率时钟，执行以下步骤：

1. 编辑共享 PLL 控制器顶层 将半速率时钟输入端口包括在以下文件中 例子：

Verilog HDL

module ( sys_clk_in,sys_half_clk_in， soft_reset_n, input sys_clk_in;输入 sys_half_clk_in; input soft_reset_n; .sys_clk_in(sys_clk_in),.sys_half_clk_in（sys_half_clk_in），.soft_reset_n(soft_reset_n),

VHDL

ENTITY IS PORT ( sys_clk_in : IN STD_LOGIC;sys_half_clk_in ：在STD_LOGIC; soft_reset_n : IN STD_LOGIC; COMPONENT _controller_phy PORT ( sys_clk_in : IN STD_LOGIC; >sys_half_clk_in：在STD_LOGIC; soft_reset_n : IN STD_LOGIC; sys_clk_in => sys_clk_in,sys_half_clk_in => sys_half_clk_in，aux_full_rate_clk => aux_full_rate_clk,

2. 编辑 SOPC 顶层文件以连接半速率 时钟从源到共享控制器，如下所示 例子：

Verilog HDL

the_ ( .soft_reset_n (clk_0_reset_n), >.sys_half_clk_in （变体name_master>_aux_half_rate_clk_out）、 .sys_clk_in ( 变体name_master>_phy_clk_out)

VHDL

component is port ( -- inputs: signal soft_reset_n : IN STD_LOGIC;信号 sys_half_clk_in：在STD_LOGIC; signal sys_clk_in : IN STD_LOGIC; the_ : port map( soft_reset_n => clk_0_reset_n, >sys_half_clk_in => out_clk_变体name_master>_aux_half_rate_clk、 sys_clk_in => internal_ 变异name_master>_phy_clk_out

此问题将在将来的版本中修复。