说明
Altera® Quartus® II 软件和 DDR、DDR2、DDR3 SDRAM 高性能控制器 IP 版本 7.0 至 9.1 Megawiframed 生成的测试台使用dm_delayed信号，该信号被测试台中定义的一个单位延迟。这一延迟需要从测试台文件中取出。
此问题将在 Quartus II 软件和 IP 的未来版本中得到纠正。
要解决此问题，请在测试台中搜索dm_delayed并在下文中更改：
wire[gLOCAL_DATA_BITS/DWIDTH_RATIO/gMEM_DQ_PER_DQS - 1：0] #（GATE_BOARD_CLK_DELAY* 1 1） dm_delayed;
自
wire[gLOCAL_DATA_BITS/ DWIDTH_RATIO / gMEM_DQ_PER_DQS - 1：0] dm_delayed;