如何使用 Synopsys（设计编译器或FPGA编译器）与MAX PLUS® II 软件控制 VHDL 设计中的逻辑单元插入？

您可能需要插入逻辑单元进行路由或减少信号扇出压。流程为：

1. 用硬件描述语言 （HDL） 源代码创建逻辑单元组件。
2. 在 set_dont_touch 逻辑单元实例名称上添加 Synopsys 指令。
3. 在此逻辑单元中添加MAX PLUS II 软件逻辑分配 STYLE=WYSIWYG 。

以下示例（ilf.vhd 和 ilc.scr）描述了如何将逻辑单元插入 XOR 门和软盘之间。Synopsys 合成器（设计编译器或FPGA编译器）处理 ilc.vhd 和 ilc.scr 生成MAX PLUS II EDIF 文件。此 EDIF 文件包含 LCELL 编解和 STYLE=WYSIWYG 逻辑分配。

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---                                                                            

---    Insert an LCELL                                                         

---                                                                            

---    ilc.vhd                                                                 

---                                                                            

LIBRARY ieee;                                                                  

USE ieee.std_logic_1164.ALL;                                                   

                                                                               

ENTITY ilc IS                                                                  

PORT(  dina, dinb, clk : IN STD_LOGIC;                                        

dout    : OUT STD_LOGIC);                                                  

END ilc;                                                                       

                                                                               

ARCHITECTURE a OF ilc IS                                                       

                                                                               

signal foo_in,foo_out : std_logic;                                             

                                                                               

COMPONENT LCELL PORT ( a_in : IN STD_LOGIC;                                    

       a_out: OUT STD_LOGIC);                                               

END COMPONENT;                                                                 

                                                                               

BEGIN                                                                          

                                                                               

U0 : LCELL port map (foo_in,foo_out);                                          

                                                                               

foo_in