说明
在Cyclone® IV 设备中使用 Quartus® II 软件版本 10.0 或更早版本实施 DDR2 高性能控制器时，以及设计在混合模式下实施时，您可能会在时序分析器中收到此警告。例如，DQ 引脚两侧和行 I/O，而“mem_clk”放置在侧 I/O 上，时钟引脚的延迟链必须设置为 1。因此，您会看到此关键警告。
解决方法
要删除此关键警告，请将以下分配添加到 QSF 文件中：
set_instance_assignment - name PAD_TO_CORE_DELAY 1 -至 mem_clk[0]
Quartus® II 软件 10.1 版解决了此问题。