文章 ID: 000084764 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

在Stratix® EP1S40 设备中使用 FPLL 时,Quartus® II 版本 4.0 SP1 的快速 PLL (FPLL) 补偿值是否有任何更改?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明 是的,Quartus® II 软件版本 4.0 及之前使用拐角 FPLL 时,针对区域时钟网络延迟进行了过补偿,在使用边角 FPLL 时,对区域时钟网络延迟进行了 400ps 的过补偿,在使用侧 FPLL 驱动 RCLK 网络时,版本为 1.99n。Quartus® II 版本 4.0 SP1 修复了此错误。使用 FPLL 驱动 GCLK 网络的客户在使用 Quartus II ver 3.0 SP1 或更高版本时,不会看到这种过分补偿。

相关产品

本文适用于 1 产品

Stratix® FPGAs

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。