文章 ID: 000084687 内容类型: 产品信息和文件 上次审核日期: 2021 年 08 月 29 日

如何将 DDR3 SDRAM 控制器与 UniPHY 生成的csr_debugaccess和csr_burst_count端口连接起来?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

您将看到 DDR3 SDRAM 控制器 IP 与 Quartus 中 UniPHY 正在生成端口csr_debugaccess和csr_burst_count端口® 启用了配置和状态寄存器 (CSR) 选项时,II 软件版本 11.0。即使 CSR 端口未启用这些端口,它们也会被导出。

您可以将 csr_debugaccess 绑到 0 和 csr_burst_count 1。

这两个信号的定义在 Avalon接口规范 (PDF) 文档中。

未来的 IP 版本中将移除端口。

相关产品

本文适用于 7 产品

Stratix® III FPGA
Stratix® V GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。