文章 ID: 000084642 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 29 日

错误: <module name="">源有数据信号 <number> 位, 但水槽没有。</number></module>

环境

  • 英特尔® Quartus® II 订阅版
  • DSP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明 由于 Quartus® II/DSP Builder 14.1 出现问题,您将在具有多个Avalon® ST 接口 (AVST) 的组件上看到上述错误。 您也可以在 Qsys heirarchy 视图中注意到其中一个 AVST 接口没有信号,而且有一个命名为"exp"的额外接口,它也没有信号。
    解决方法

    要解决此问题,在错误消息中查找和编辑生成_hw.tcl 文件中的组件。

    使信号名称在所有avalon_streaming 接收器之间以及所有avalon_streaming 源之间都独树一帜。 例如,您可以在一个组件上的所有名称中添加"1"。

    还评论了"exp"接口。

    例如:

    Qsys 生成的版本:

    ...

    # 接口 AStInput
    add_interface AStInput avalon_streaming 接收器
    set_interface_property AStInput 错误描述符 "
    set_interface_property AStInput 最大通道 255
    set_interface_property AStInput 就绪延迟 0
    set_interface_property AStInput ASSOCIATED_CLOCK 时钟
    set_interface_property启用 AStInput true
    set_interface_property AStInput dataBitsPerSymbol 17
    add_interface_port AStInput input_ready就绪输入 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_valid有效的输入 1
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_channel通道输入 8
    add_interface_port AStInput sink_data数据输入 17
    add_interface_port AStInput sink_sop开始ofpacket Input 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_eop 端口数据包输入 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR


    # 接口 AStInput1
    add_interface AStInput1 avalon_streaming 接收器
    set_interface_property AStInput1 错误描述符 "
    set_interface_property AStInput1 最大通道 255
    set_interface_property AStInput1 就绪延迟 0
    set_interface_property AStInput1 ASSOCIATED_CLOCK时钟
    set_interface_property AStInput1 ENABLED TRUE
    set_interface_property AStInput1 数据BitsPerSymbol 17
    add_interface_port AStInput1 input_ready就绪输入 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 sink_valid有效的输入 1
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 sink_channel通道输入 8
    add_interface_port AStInput1 sink_data数据输入 17
    add_interface_port AStInput1 sink_sop起音包输入 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 sink_eop 端口数据包输入 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR

    ...

    # 接口 exp
    add_interface端口
    set_interface_property exp ENABLED TRUE

    修改版本:

    # 接口 AStInput
    add_interface AStInput avalon_streaming 接收器
    set_interface_property AStInput 错误描述符 "
    set_interface_property AStInput 最大通道 255
    set_interface_property AStInput 就绪延迟 0
    set_interface_property AStInput ASSOCIATED_CLOCK 时钟
    set_interface_property启用 AStInput true
    set_interface_property AStInput dataBitsPerSymbol 17
    add_interface_port AStInput input_ready就绪输入 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_valid有效的输入 1
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_channel通道输入 8
    add_interface_port AStInput sink_data数据输入 17
    add_interface_port AStInput sink_sop开始ofpacket Input 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_eop 端口数据包输入 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR


    # 接口 AStInput1
    add_interface AStInput1 avalon_streaming 接收器
    set_interface_property AStInput1 错误描述符 "
    set_interface_property AStInput1 最大通道 255
    set_interface_property AStInput1 就绪延迟 0
    set_interface_property AStInput1 ASSOCIATED_CLOCK时钟
    set_interface_property AStInput1 ENABLED TRUE
    set_interface_property AStInput1 数据BitsPerSymbol 17
    add_interface_port AStInput1 输入1_ready就绪输入 1
    set_port_property输入1_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 接收1_valid有效输入 1
    set_port_property槽1_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 接收端1_channel通道输入 8
    add_interface_port AStInput1 接收1_data数据输入 17
    add_interface_port AStInput1 接收器1_sop开始音包输入 1
    set_port_property槽1_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 接收器1_eop端音包输入 1
    set_port_property槽1_eop VHDL_TYPE STD_LOGIC_VECTOR

    ...

    # 接口 exp
    # add_interface端口
    # set_interface_property exp ENABLED TRUE

    计划在未来的 Quartus® II/DSP Builder 软件版本中修复。

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