文章 ID: 000084537 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

对于某些Arria V 变体，RapidIO IP 核 VHDL 客户测试台故障模拟

环境

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BUILT IN - ARTICLE INTRO SECOND COMPONENT

关键问题

说明

用于 RapidIO MegaCore 功能 x1 5.00 的 VHDL 测试台 针对 Arria V 设备的 Gbaud 变体无法模拟。 原因是 VHDL 端口rx_errdetect宽度错误。

解决方法

为了避免此问题，在生成 RapidIO MegaCore 后 函数实例，执行以下步骤：

  1. 打开生成的文件_hookup.iv in 文本编辑器。
  2. 修改以下两个 VHDL 信号中所示的宽度 声明：

    3. wire [3:0] rx_errdetect

    wire [3:0] sister_rx_errdetect

  3. 保存并关闭该文件。
    您的测试台现在可以成功模拟。

    另请参阅 RapidIO 某些 IP Core Verilog HDL 客户测试台故障模拟 Arria V 变体，但参考时钟频率不匹配。

    此问题在 RapidIO MegaCore 的版本 12.0 中解决 功能。

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