文章 ID: 000084497 内容类型: 产品信息和文件上次审核日期: 2021 年 08 月 27 日

如何确保Stratix® PLL 的所有输出时钟都有正确的相位，当 PLL 在没有输入时钟切换的情况下开机？

环境

FPGA 知识产权

PLL

BUILT IN - ARTICLE INTRO SECOND COMPONENT

说明可能有些 PLL 完全通电，但输入时钟尚未开始切换。如果您的系统中出现这种情况，一旦输入时钟开始切换，表明 ARESET 为 10n，然后允许 PLL 锁定到输入时钟。这将确保 PLL 的所有时钟输出在 PLL 锁定到输入时钟后有正确的相位。