文章 ID: 000084349 内容类型: 故障排除 上次审核日期: 2015 年 04 月 13 日

当您在 FIFO 参数编辑器中启用可选的重置同步时，应设置 aclr 相关的 恢复/删除时序路径

环境

  • 英特尔® Quartus® II 订阅版
  • FIFO 英特尔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    当您使用 Quartus® II 软件 v12.1sp1 FIFO 参数编辑器生成 DCFIFO 并允许同步电路将 aclr 信号同步到 rclk 或 wclk 时，请检查选项“添加电路以将”aclr“输入同步到”wrclk/'rdclk“， 您可能会看到从 aclr 到同步寄存器（旨在安全切割）的恢复和删除时序路径。

    解决方法

    在 sdc 文件中添加以下 sdc 命令以手动切割相关时序路径：

    set_false_path -从 [get_registers <aclr 寄存器名称>] - 到 [get_registers < 异步寄存器名称>]

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    本文适用于 1 产品

    Arria® V GT FPGA

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