文章 ID: 000084325 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

Quartus® II 软件版本 2.2 SP1 的Stratix PLL VCO 限制是否有任何变化?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明 是的。基于芯片表征数据,对 Quartus® II 软件版本 2.2 SP1 中的Stratix PLL(面向所有Stratix设备的增强 PLL/快速 PLL)规格进行了以下更改:

在版本 2.2 SP1 之前:

EPLL 和 FPLL 的 VCO 范围设置为 300-1000MHz 之间,待定芯片的表征。

对 Quartus® II 软件版本 2.2 SP1 中的Stratix PLL 时序进行了以下更改:

对于增强型 PLL (EPLL):

Quartus® II 软件版本 2.2 SP1 将执行 Stratix 设备家族数据表中规定的 -5 和 -6 速度等级的 300-800MHz VCO 范围。-7 速度等级的 VCO 范围为 300-600 MHz。

对于快速 PLL (FPLL):

Quartus® II 软件版本 2.2 SP1 将继续支持 300-1000 MHz VCO 范围,当 FPLL 用于常规用途时。更高的 VCO 范围支持在 Quartus 中选择乘法和分部因素时更加灵活。当在源同步模式中使用 FPLL 时,VCO 频率范围不会从 300-840 MHz 的数据表规格更改。

Stratix 设备产品家族的数据表将被更新,以反映 -5、6 和 -7 速度等级设备的新规格。

受影响设计变通办法:

  1. 由于 Quartus® II 软件版本 2.2 SP1 支持 FPLL 的 300-1000 MHz VCO 范围,如果可能,可以通过检查 ALTPLL mega-wizard 页面 1 上的"使用快速 PLL"复选框将 EPL 移植到 FPL。请注意,如果设计需要使用 EPLL 上仅可用的专用外部时钟输出,则可能无法使用。

    此外,如果 PLL 使用任何特定的 EPLL 功能(例如时钟切换、可编程带宽、PLL 重新配置、扩频等),或者时钟输入/输出引脚都锁定在设计中,则无法满足以上要求。

  2. 另一个解决方法是将 2 个或多个 EPLL 之间的输出频率进行分拆。

    例子:

    Inclk to EPLL = 33.3333 MHz,期望输出为 66.6666 MHz,100 MHz 和 166.66 MHz。这些输出频率的 LCM 为 999.9Mhz,将导致不适用。

对于上述组合:

Quartus® II 版本 2.2 - 满足输入/输出频率组合。

Quartus® II 版本 2.2 SP1 - 无法满足并可提供以下所示的输出时钟频率:

  1. 66.666 MHz,111.11 MHz,166.66 MHz(VCO 333 MHz)或
  2. 62.5 MHz,100.00 MHz,166.66 MHz(500 MHz VCO)

在上述示例中,100 MHz 输出可以移到另一个 EPLL,与输出 66.66 MHz 和 166.66 MHz 输出的 EPLL 分离。

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