说明
由于 Quartus® II 软件版本 12.0 及更高版本出现问题，Altera PLL Megafunction 实例生成的 PLL 输出时钟的频率是预期频率的两倍。
注意：这是一个仅模拟的问题。
解决方法
要解决此问题，请执行以下步骤：
- 在文本编辑器_sim/.
- 搜索文本
pll_vco_div 将pll_vco_div参数更新为2（可能被错误地设置为1）
例如：
- Verilog：
_sim/.vo
之前：
_altera_pll_altera_pll_.pll_vco_div = 1,
后：
_altera_pll_altera_pll_.pll_vco_div = 2,
- VHDL：
_sim/.vho
之前：
pll_vco_div => 1,后：
pll_vco_div => 2,
这个问题从 Quartus® II 软件版本 12.1 开始就得到了解决。