说明
要在 Verilog 设计中实例化 VHDL 模块，确保这两个文件位于同一个目录中，并且它们已被添加到项目中进行编译。 接下来，只需在 Verilog 文件中实例化较低级别的 VHDL 设计。
以下是名为 top_ver.v 的顶层 Verilog 文件的一个示例，该文件实例化了一个称为 bottom_vhdl.vhd 的低级别 VHDL 文件：
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module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
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