由于 Quartus® II 软件版本 13.1 及更早版本出现问题,如果将 Stratix® III PLL 时钟输出直接连接到设备输出引脚,您可能会看到严重错误。
要解决此错误:
- 移除连接。
- 使用 PLL 输出时钟时钟 DDIO 输出寄存器阶段,将 DDIO 输出寄存器阶段data_h端口绑住 \'1\',而且将data_l端口绑住 \'0\'。这会导致时钟信号通过 DDIO 输出阶段传播,但会删除与引脚的直接连接。
此问题计划在 Quartus II 软件的未来版本中解决。
由于 Quartus® II 软件版本 13.1 及更早版本出现问题,如果将 Stratix® III PLL 时钟输出直接连接到设备输出引脚,您可能会看到严重错误。
要解决此错误:
此问题计划在 Quartus II 软件的未来版本中解决。
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