文章 ID: 000084309 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么在将Stratix III PLL 输出直接路由到设备输出引脚后,在 Quartus® II 软件中会看到严重错误?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

由于 Quartus® II 软件版本 13.1 及更早版本出现问题,如果将 Stratix® III PLL 时钟输出直接连接到设备输出引脚,您可能会看到严重错误。

解决方法

要解决此错误:

  • 移除连接。
  • 使用 PLL 输出时钟时钟 DDIO 输出寄存器阶段,将 DDIO 输出寄存器阶段data_h端口绑住 \'1\',而且将data_l端口绑住 \'0\'。这会导致时钟信号通过 DDIO 输出阶段传播,但会删除与引脚的直接连接。

此问题计划在 Quartus II 软件的未来版本中解决。

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Stratix® III FPGA

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