说明
在从 Quartus® II 软件版本 10.1 到 11.1 版本编译面向 Cadence 工具的Stratix® V Verilog HDL 库时，Cadence NC-Sim 软件可能会多次生成此警告。
忽略这些警告是安全的。
此问题计划在Altera完整设计套件的未来发行版中解决。
注意：
面向 Cadence 工具的 Stratix V Verilog HDL 库位于 /quartus/eda/sim_lib/cadence 目录中。如欲了解更多信息，请参阅《Quartus II 帮助 10.1 及更高版本 》中Stratix V 库编译指南 。