关键问题
说明
以下输出端口在 Quartus II 软件的版本 14.0 中定义为缩放： rx_st_eop, rx_st_err, rx_st_sop, rx_st_valid, tx_st_eop, tx_st_err, tx_st_sop, 和 tx_st_valid 。这些端口定义为 Quartus II 软件 15.0 版本中的矢量。
解决方法
此更改对 Verilog HDL 没有影响。对于 VHDL，可能需要使用从 std_logic_vector (0 downto 0) 15.0 开始的语法将这些端口重新定义为矢量。