文章 ID: 000084254 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

在 40 GbE、100 GbE MAC 和 PHY IP 内核中重建底层 PHY IP 内核

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    40GbE 和 100GbE MAC 和 PHY IP 内核包括 PHY IP 内核 由 MegaWi 插件管理器生成。当重新生成 PHY 时 带有更高版本 Quartus II 软件的 IP 核,您不得 能够打开现有的 MegaWi资金生成的文件并实现重新生成 是的。

    解决方法

    这个问题在 Quartus 软件的 12.1 版本中得到解决 IP 核。

    对于 IP 内核 12.0 版本,生成的 Verilog 文件 MegaWi 插件管理器包含一个已知的标题评论 在 MegaWimgd 识别的文件第一行中。在 12.0 Quartus® II 软件版本、MegaWi生成的 PMA 文件 插件管理器附有一个标准评论集,即 无法识别。修改 MegaWi资金生成的文件的标题 因此,第一行是可识别的评论,例如:

    // megafunction wizard % %

    然后,您可以打开并重新生成现有的 MegaWi资金 文件。

    位于 40GbE PHY IP 合成和模拟文件 在:

    • (合成文件) /alt_eth_40g/quartus_synth/rtl_src/phy/pma_sv/alt_e40_e4x10/alt_e40_e4x10.v
    • (模拟文件) /alt_eth_40g/sim_verilog/SIMULATOR_NAME>/rtl_src/phy/pma_sv/alt_e40_e4x10/alt_e40_e4x10.v

    100GbE PHY IP 合成和模拟文件位于 在:

    • (合成文件) /alt_eth_100g/quartus_synth/rtl_src/phy/pma_sv/alt_e100_e10x10/alt_e100_e10x10.v
    • (模拟文件) /alt_eth_100g/sim_verilog/SIMULATOR_NAME>/rtl_src/phy/pma_sv/alt_e100_e10x10/alt_e100_e10x10.v

    请注意可变 请指 Cadence、Mentor 或 Synopsis。PHY IP 文件必须是 更新了正确的标题并在 MegaWi此d 中进行了编辑 合成文件集和您的模拟器文件集 正在使用。更新其中一个文件中的 PHY IP 配置 集不会自动反映在其它文件集中。

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    Stratix® IV FPGA
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