文章 ID: 000084196 内容类型: 故障排除 上次审核日期: 2014 年 06 月 29 日

单个 fPLL 输出能否用作收发器的参考时钟，并驱动 Stratix® V GX、Arria® V GX 和 Arria® V GZ 器件的结构内的逻辑？

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

不能，单个 fPLL 输出不能用作收发器参考时钟源，也不能驱动 Stratix® V GX、Arria® V GX 和 Arria® V GZ 设备的结构内的逻辑。

解决方法

要使用相同的 fPLL 驱动FPGA结构中的逻辑，可以启用另一个 fPLL 输出来驱动FPGA逻辑。

相关产品

本文适用于 2 产品

Arria® V FPGA 和 SoC FPGA
Stratix® V FPGA

更多帮助？

联系支持中心

法律声明

1

在此网站发表的所有帖子以及对网站内容的使用均受 Intel.com 使用条款的约束。

本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考，未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突，应以英文版为准。 查看此页面的英语版本。