说明
不能,一个 fPLL 输出不能用作收发器参考时钟源,也不能在 Stratix® V GX、Arria® V GX 和 Arria® V GZ 设备上的结构中驱动逻辑。
解决方法
要使用相同的 fPLL 在FPGA结构中驱动逻辑,可以启用另一个 fPLL 输出,以驱动您的FPGA逻辑。
要使用相同的 fPLL 在FPGA结构中驱动逻辑,可以启用另一个 fPLL 输出,以驱动您的FPGA逻辑。
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