文章 ID: 000084196 内容类型: 故障排除 上次审核日期: 2021 年 08 月 27 日

一个 fPLL 输出是否可用作收发器参考时钟，还可以驱动Stratix V GX、Arria V GX 和 Arria V GZ 设备上结构中的逻辑？

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明 不能，一个 fPLL 输出不能用作收发器参考时钟源，也不能在 Stratix® V GX、Arria® V GX 和 Arria® V GZ 设备上的结构中驱动逻辑。
解决方法

要使用相同的 fPLL 在FPGA结构中驱动逻辑，可以启用另一个 fPLL 输出，以驱动您的FPGA逻辑。

相关产品

本文适用于 7 产品

Stratix® V GX FPGA
Stratix® V GT FPGA
Stratix® V GS FPGA
Arria® V SX SoC FPGA
Arria® V GZ FPGA
Arria® V GX FPGA
Arria® V GT FPGA

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