文章 ID: 000084178 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么两个中心 PLL 不能在 Stratix V 设备的底部驱动两个不同的内存控制器 UniPHY？

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

底部的中心 PLL 只能访问 Stratix® V 设备中的一个 PHYCLK 网络。

解决方法 如果您需要使用中心 PLL 来驱动两个外部内存接口，使用 PLL 共享模式。

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本文适用于 4 产品

Stratix® V GX FPGA
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