文章 ID: 000084130 内容类型: 错误讯息 上次审核日期: 2012 年 08 月 15 日

内部错误:子系统:FSV,文件:/quartus/fitter/fsv/fsv_module_mint.cpp,行:1869 driver_atom->is_clkbuf()

环境

  • 英特尔® Quartus® II 订阅版
  • 带有 UniPHY 英特尔® FPGA IP 的 DDR3 SDRAM 控制器
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在使用 Cyclone® V 或 Arria® V 设备家族中的硬核内存控制器实施 DDR2 SDRAM 内存接口或 DDR3 SDRAM 内存接口时,您可能会收到此内部错误。Quartus® II 软件期望硬内存控制器的时钟输入(mp_cmd_clk_0_clkmp_rfifo_clk_0_clk mp_wfifo_clk_0_clk)始终由时钟缓冲区驱动。每当这些端口通过锁相环 (PLL) 会议时,它都会自动插入时钟缓冲区。如果这些端口仅连接到外部输入端口,可能会发生内部错误。

    解决方法

    此问题有两种解决方法。第一个解决方法是插入时钟缓冲区,以手动驱动硬核内存控制器的时钟输入。第二个变通方法是添加以下全局信号分配,以便自动插入输入时钟端口的时钟缓冲区:

    set_instance_assignment - name GLOBAL_SIGNAL“区域时钟” - 至 {mp_cmd_clk_0_clk name}

    set_instance_assignment -name GLOBAL_SIGNAL“REGIONAL CLOCK”-to {mp_rfifo_clk_0_clk name}

    set_instance_assignment - name GLOBAL_SIGNAL“区域时钟” - 到 {mp_wfifo_clk_0_clk name}

    相关产品

    本文适用于 6 产品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
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    Arria® V GT FPGA
    Cyclone® V E FPGA

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