关键问题
说明
默认情况下，HDMI IP 内核的 Arria 10 设计示例使用分数 锁相环 （fPLL） 作为收发器 PHY 的发射器 PLL。fPLL 支持重新配置，但重新校准过程适用于 ATX PLL。 无需重新优化即可重新配置设计可能会影响设计的稳健性 硬件。
解决方法
要解决此问题， 编辑xcvr_gpll_rcfg.c文件 在执行软件之前/tx_control_src/目录 runall.tcl.
在 xcvr_gpll_rcfg.c 文件中编辑以下行：
XCVR_RCFG_WRITE (0x100, 0x00000001); // ATX PLL recalibration
自：
XCVR_RCFG_WRITE (0x100, 0x00000002); // FPLL recalibration
此问题在 HDMI IP 核的版本 15.1 Update 1 中得到解决。