文章 ID: 000083940 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

为什么在升级到具有 Arria® 10 GX FPGA的 英特尔® Programmable Acceleration Card (PAC) 1.1 Production (1.1 PV) 版本后,我会看到新的非 SignalTap 相关保留违规?

环境

  • 英特尔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明

    在使用 PAC 1.1 光伏版本开发的加速器功能单元 (AFU) 上可能会看到保留时间问题,该版本以前在 1.1 Beta 版本上定时清洁。出现这种情况的原因是,afu_clk源从 1.1 Beta 中的 clk1x 更改为 1.1 PV 中的"clk100"。由于 1.1 PV 中的问题,未更新时序限制以匹配 1.1 PV 和 1.1 Beta 之间输入时钟的变化,可能会导致报告新的保留时序违规。

    解决方法

    要修复此问题,请修改自定义 AFU 的时序限制,如下例所示。您的 AFU 的 sdc 文件可能位于 PAC 软件发布目录层次结构中的 hw/samples 目录中,或者可以驻地位于自定义位置。

    旧版 (1.1 Beta):set_clock_groups - 异步 \
    -group [get_clocks {*|dcp_iopll|dcp_iopll|clk1x}]
    -group [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0}]

    新 (1.1 PV):set_clock_groups - 异步 \
    -group [get_clocks {*|dcp_iopll|dcp_iopll|clk100}]
    -group [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0}]

    此更改只会影响您的自定义 AFU,不会影响 PAC 1.1 PV 版本随之提供的任何其他设计示例。

     

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    本文适用于 2 产品

    英特尔® Arria® 10 GX FPGA
    搭载英特尔® Arria®10 GX FPGA 的英特尔®PAC

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