文章 ID: 000083915 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

在 RapidIO IP 核 SDC 文件中缺失多周期路径时序限制会导致时序违规

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    当您为Arria II GZ 或 Stratix IV 设备编译 RapidIO IP 内核时, 使用 IP 生成的 Synopsys 设计限制(.sdc)文件 导致时序违规的核心原因。此问题将影响 1 个模式中的所有 RapidIO IP 内核 以 5 Gbaud 运行,并针对Arria II GZ 或 Stratix IV 设备运行。

    解决方法

    要修复此问题,手动修改 SDC 文件中的限制。

    如果您的 IP 内核是 5 Gbaud 的 1 倍变化,其针对 Arria II GZ 或 Stratix IV 设备产品家族:

    • 增加 多周期 路径限制 set_multicycle_path -end -setup -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 2
    • 增加 多周期 路径限制 set_multicycle_path -end -hold -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 1

    这些更改是必要的,但可能不足以收敛时序。 RapidIO IP 内核。您可能需要应用其他策略。例如,您 可能需要执行种子清扫, 手动推广按 2 时钟及其 各自源为全局时钟,禁用作为全局时钟的分隔两时钟 时钟可缩短布线延迟,或执行一些组合这些策略。

    此问题在 RapidIO IP 内核的版本 15.1 中修复。

    相关产品

    本文适用于 2 产品

    Arria® II FPGA
    Stratix® IV FPGA

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