说明
可以，您可以在顶层包装器文件中实例化主/从 DDR3 UniPHY 示例设计，但必须更改 master_instname__p0_timing.tcl 文件中反映主的新层次结构。如果未做到这一点，则会在编译过程中导致几个忽略不理的限制警告，而 DDR3 接口可能无法满足时序要求。
在 Quartus® II 软件版本 11.1 及更高版本中，当您为主 DDR3 控制器生成示例设计时，示例设计将包含两个 DDR3 实例。实例 IF0 是主控制器，实例 IF1 是从属控制器。从式控制器的 p0_timing.tcl 文件将具有master_instname变量集到主的实例名称，如下所示：
设置：master_instname"if0"
如果您将主/从示例设计放在一个顶级包装器文件中，您必须修改__p0_timing.tcl 文件，以反映新的层次结构。例如， 如果 DDR3 内核命名为"ddr3_test"，并将示例设计放置在名为"ddr3_test_inst"的顶层包装器中，则必须像以下内容一样修改 ddr3_test_if1_p0_timing.tcl 文件中的master_instname变量：
设置：master_instname"ddr3_test_inst|if0"
进行更改后，重新编译设计。您不应再看到对 DDR3 内核的忽略限制，TimeQuest 中的报告 DDR 报告应满足所有时序。