说明
下面详细介绍了 Stratix® V、Arria® V 和 Cyclone® V 收发器设备专用收发器 refclk 引脚XCVR_REFCLK_PIN_TERMINATION QSF 分配的定义。
AC_COUPLING
此分配是默认的专用收发器参考时钟引脚设置，建议用于所有收发器设计。此设置应与交流耦合信号一起使用。此设置实现了片上终端和片上信号偏置。
DC_COUPLING_INTERNAL_100_OHMS
此分配应在专用收发器参考时钟引脚由 DC 耦合信号馈送（Vcm 符合设备规格）时使用。此分配实施内部片上终端，但不实施片上信号偏置。
DC_COUPLING_EXTERNAL_RESISTOR
此分配应在专用收发器参考时钟引脚由直流耦合信号馈送时使用。此选项不实施内部片上终端或信号偏置。您必须对FPGA之外的相应设备 Vcm 实施终止和信号偏置。建议将此分配用于符合 PCI Express 标准和 HCSL IO 标准。
适当的 Stratix V GX、Arria V GX 和 Cyclone V GX 设备数据表中可找到专用收发器 refclk 引脚的电气规格。