关键问题
此问题影响使用 DDR2、DDR3 和 LPDDR2 产品 硬内存控制器。
VHDL 贴装仿真Arria V 和 Cyclone 包含硬核内存控制器的 V 设计。您会遇到 由于端口未连接,VHDL 细化错误。
此问题的解决方法是使用 Verilog 后拟合模拟。
此问题将无法解决。
关键问题
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VHDL 贴装仿真Arria V 和 Cyclone 包含硬核内存控制器的 V 设计。您会遇到 由于端口未连接,VHDL 细化错误。
此问题的解决方法是使用 Verilog 后拟合模拟。
此问题将无法解决。
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