文章 ID: 000083568 内容类型: 故障排除 上次审核日期: 2021 年 08 月 29 日

面向Arria 10 10AX115 设备的 SmartVID 控制器 IP 核设计失败时序

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    关键问题

    说明

    面向 Arria 10 10AX115 设备的 SmartVID 控制器 IP 内核设计 经验保留针对以下路径的时间违规:

    altera_parallel_smartvid_wrapper:i_altera_parallel_smartvid_wrapper|altera_vid_ctl_wrapper:altera_vid_ip|altera_vid_ctl_fuse:fuse_handling|corectl_jtag_reg

    altera_parallel_smartvid_wrapper:i_altera_parallel_smartvid_wrapper|jtag~cs_css/tck_fo_1_core.reg__nff.

    这个问题将导致时序故障。

    此问题会影响使用 SmartVID Controller IP 内核版本 14.1 的所有设计 以及 14.1 Arria 10 版。

    解决方法

    设置此错误路径。

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    英特尔® Arria® 10 FPGA 和 SoC FPGA

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