文章 ID: 000083447 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

用户指南:外部 DDR 内存 PHY 接口宏功能用户指南 (ALTMEMPHY) -- >勘误表

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

10001846,第 3 章"规格",表 3-2,版本 4.1。

 

phy_clk_1x相移规范已更新。Stratix® III PLL 输出表错误地指出,phy_clk_1x从 PLL 计数器 C0 的相移有 0 度的相移。IP Toolbench 为phy_clk_1x实施的正确相移为 30 度。

用户指南的下一个修订版本将包括此更新的规范。

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Stratix® III FPGA

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