说明
由于 Quartus® II 软件的行为发生了变化，可以成功地在 9.1 SP2 版本中和更早版本中合并 ALTLVDS PLL 的设计可能无法再在 10.0 或更高版本中合并 ALTLVDS PLL。这种变化取决于 ALTLVDS 接收器上rx_inclock如何连接 ALTLVDS 接收器和 ALTLVDS 发射器上的tx_inclock。
如果rx_inclock和tx_inclock由设计中的相同时钟资源驱动，如果您满足了 PLL 合并的所有其他要求，可以成功合并 ALTLVDS PLL（请参见下文）。
在 Quartus® II 软件版本 9.1 SP2 及更早版本中，如果接收器上的rx_outclock连接到发射器上的tx_inclock，并使用与接收器上rx_inclock相同的频率，则也可以合并 ALTLVDS PLL。Altera不再将此配置视为合并从 Quartus® II 软件版本 10.0 开始的 ALTLVDS PLL 的有效条件。要允许 ALTLVDS PLL 进行合并，更改设计，以便由相同的时钟资源驱动rx_inclock和tx_inclock。
如果您有在 Quartus® II 软件版本 9.1 SP2 或更早版本中编译的现有设计，则无需重新编译即可满足新的 ALTLVDS PLL 合并规则。
ALTLVDS PLL 合并咨询：
- 相同的时钟源
- 相同的pll_areset源
- 如果使用 pll_areset 一个 ALTLVDS 实例，则所有实例必须使用相同的pll_areset
- 相同的解串化/串行因子