说明
您将在 Quartus 中收到上述警告®如果您在设计中实例化了面向主和从 UniPHY 控制器的_example_top.v，II软件版本 10.0SP1 及更早。
主_example_top和从属_example_top v 中都缺少pll_dqs_ena_clk信号，这将导致 fitter 报告中的严重警告。
为了避免上述关键警告，您应将pll_dqs_ena_clk端口添加到_example_top.v 文件中确定的端口，以查找主模块和从模块。
例如，在顶级设计中添加端口pll_dqs_ena_clk如下所示：
ddr2 mem_if （
.pll_ref_clk（pll_ref_clk），
当 PHY 是 PLL/DLL 主接口时，这些将是可以与芯片的其他组件共享的输出
当 PHY 是 PLL/DLL 从，这些将是来自下面 PLL/DLL 实例化的输入
.pll_afi_clk （pll_afi_clk），
.pll_addr_cmd_clk （pll_addr_cmd_clk），
.pll_dqs_ena_clk （pll_dqs_ena_clk），//添加
.pll_mem_clk （pll_mem_clk），
.pll_write_clk （pll_write_clk），
.pll_avl_clk （pll_avl_clk），
.pll_config_clk （pll_config_clk），
.pll_locked （pll_locked），
.dll_delayctrl （dll_delayctrl），
.
.
);
Quartus® II 软件 10.1 版解决了此问题。