文章 ID: 000083332 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 28 日

Error： Clock Divider 节点 - 如果您没有将收发器 PLL 的outclk_0端口连接到外部 PLL 模式下收发器原生 PHY 的ext_pll_clk输入端口，则Cyclone® V 和 Arria® V 收发器设备可能会遇到错误。

环境

    英特尔® Quartus® II 订阅版
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

错误：时钟分压器节点"inst|altera_xcvr_native_av：txcvr_top_inst|av_xcvr_native：gen_native_inst.av_xcvr_native_insts[0].gen_bonded_group_native.av_xcvr_native_inst|av_pma：inst_av_pma|av_tx_pma：av_tx_pma|av_tx_pma_ch：tx_pma_insts[0].av_tx_pma_ch_inst|tx_pma_ch.tx_cgb"端口上未正确连接。

如果您没有在外部 PLL 模式下将收发器 PLL 的outclk_0端口连接到收发器原生 PHY 的ext_pll_clk输入端口，则在 Cyclone® V 和 Arria® V 收发器设备中可能会遇到上述错误。

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