文章 ID: 000083301 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 29 日

错误 (10231):Verilog HDL 错误: <variation_name>_memphy_top.v (305):无法将值分配给输入"pll_mem_clk"</variation_name>

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

在 Quartus® II 软件版本 9.1、9.1 SP1 和 SP2 中,在   未选择"主用于 PLL/DLL 共享"选项的情况下生成全速率 UniPHY QDRII 接口时,文件_memphy_top.v 出现了一个问题。

 

解决方法是进行这些更改。然后重新编译。

 

1. 在文件_memphy_top.v commentout 此行。

 

            分配pll_mem_clk = pll_afi_clk;

 

2. 在文件_example_top.v 中实例化的位置

 

mem_if (

......

.pll_mem_clk   (pll_mem_clk),

 ....

)

 

将此行更改为

 

.pll_mem_clk    (pll_afi_clk)

 

重新编译项目。

 

如果重新生成 IP,请记住重复这些更改。此问题预计将在更高版本的 Quartus II 软件中修复。

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