浮点 DSP 模拟语法错误，未指明“;”

由于英特尔® Quartus® Prime 软件 15.1 版及更早版本出现问题，在模拟 英特尔® Arria® 10 设备的浮点 DSP IP 组件时，您可能会看到以下模拟错误之一。

导师：

# ** 错误：（vlog-13069）。/。/../altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID> （46）：靠近“;”：语法错误，意外 \';\'，期望 \'）\'。

节奏：

ncvlog：*E，EXPRPA （./..//../altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>，46|1）：期望采用恰当的家长表 （\'）\'） [12.1.2][7.1 （IEEE）]。

Synopsys：

错误-[SE] Syntax 错误
以下 verilog 来源有语法错误 ：
"./../..//../altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>.sv“，
46：令牌是 \';\'
);

要解决此问题，执行以下操作之一：

1. 生成 IP 的 VHDL 版本，并用于模拟。
2. 修改 在 / altera_fpdsp_block_151/sim/_altera_fpdsp_block_.sv 中创建的变体文件，并 更改 以下行：

.chainout（链出）

自：

.chainout（链出）

注：文件的位置可以在 15.0 或 15.1 版本中找到，因此目录路径可以是 /altera_fpdsp_block_150或 /altera_fpdsp_block_151。

此问题已在 英特尔® Quartus® Prime 软件 v16.0 中解决。