文章 ID: 000083259 内容类型: 错误讯息 上次审核日期: 2021 年 08 月 29 日

错误 (10162):Verilog HDL 对象声明错误 <flile>(4616):不能利用隐含网"perstn_pin"</flile>

环境

  • 英特尔® Quartus® II 订阅版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    说明 使用面向 PCIe® IP 的Arria® 10 Avalon®-ST 接口编译项目时,您可能会看到此错误。
    解决方法

    找到 /altera_pcie_a10_hip_150/合成/_alterapcie_a10_hip_150_*。v 文件(其中*® 是随机生成的系列字符),并进行这些更改:

    在 2026 行添加此重置同步器:
    //=================================
    重置同步器
    //=================================

    生成开始:g_rst_sync
    如果 (interface_type_integer_hwtcl == 1) ||(include_sriov_hwtcl== 1))开始:g_syncrstn_avmm_sriov
    重置同步器
    altpcie_reset_delay_sync #(
    .ACTIVE_RESET (0),
    .WIDTH_RST (10),
    .NODENAME (" app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl"),
    .LOCK_TIME_CNT_WIDTH (1)
    ) app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl (
    .clk (coreclkout_hip),
    .async_rst (~reset_status),
    .sync_rst(app_rstn[9:0])
    );
    结束
    结束
    端代

    在行 4378 时,删除此重置同步器
    重置同步器
    altpcie_reset_delay_sync #(
    .ACTIVE_RESET (0),
    .WIDTH_RST (10),
    .NODENAME (" app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl"),
    .LOCK_TIME_CNT_WIDTH (1)
    ) app_rstn_altpcie_reset_delay_sync_altpcie_a10_hip_hwtcl (
    .clk (coreclkout_hip),
    .async_rst (~reset_status),
    .sync_rst(app_rstn[9:0])
    );

    第 4612 行更改此行:
    .power_on_reset_n (perstn_pin

    对此:
    .power_on_reset_n (app_rstn[0]

     

    此问题计划在 Quartus® II 软件的未来发行版中解决

    相关产品

    本文适用于 3 产品

    英特尔® Arria® 10 GT FPGA
    英特尔® Arria® 10 GX FPGA
    英特尔® Arria® 10 SX SoC FPGA

    本页面上的内容是原始英文内容的人工翻译与计算机翻译的组合。我们提供此内容是为了您的便利并且仅供参考,未必完整或准确。如果本页面的英文版与翻译版之间存在任何冲突,应以英文版为准。 查看此页面的英语版本。