文章 ID: 000083131 内容类型: 故障排除 上次审核日期: 2021 年 08 月 28 日

为什么我的 DDR2 SDRAM DIMM 设计在Stratix III FPGA 开发套件上无法运行?

环境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
说明

如果您从 MegaWi Stratix 生成 DDR2 SDRAM 高性能内存控制器,以在 Stratix 上连接 DIMM® III 开发套件,您会注意到您的校准阶段失败,将无法进入用户模式。

当您生成 DDR2 SDRAM 控制器时,生成的 SDC 文件 (_phy_ddr_timing.sdc) 的默认值是 0.00 参数 t(additional_addresscmd_tpd),这是主板上时钟偏斜地址/命令的参数。

set t(additional_addresscmd_tpd) 0.000

对于Stratix III FPGA 开发板,此值为 0.750,因此您必须在 SDC 文件中将值从 0.00 更改为 0.750。

set t(additional_addresscmd_tpd) 0.750

更新 SDC 文件并重新编译 Quartus® II 软件项目,DDR2 SDRAM DIMM 现在将通过校准阶段,接口将正常工作。

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Stratix® III FPGA

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